Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

" " " alternatiiv " " " postituses #29 toodud "komparaatori loogikafunktsoonile" XOR

---

ma testisin mitut varianti mis kõik olid kuidagi kehvemad kui 2xPNP variant @#29
(arvat. on ka järgnev kehvem kasvõi sellepärast ,et kasutatakse hulga rohkem juppe)
PS! mis tähendab et paremaid alternatiive #29 XOR-ile arvat. EI OLE ?
-- ((katsetamise) lõpuks) tahtsin lihtsalt funktsionaalselt ja põhimõtetelt õige skeemi koostada , mis võiks ka reaalselt toimida

... asi selles et mu test kasutab ""ülivõimsat"" sisendit mis vastab enam~vähem ideaalsignaalile
- tegelikkuses on sisend loogika std. nivoodele mittevastav , häiretega ja teda tuleb võimendada ...

järgnev skeem eeldab et sisend võetakse OK komparaatorilt (nagu simulatsioonis) või TTL-ist

---

talitluspõhimõte on lühidalt →→ kui (kas või) üks sisenditest on pos. (kõrge nivooga) siis tõmmatakse komparaatori mitte-inverteeriv sisend lävepingeks ..
.. ümber mille siis teine sisend inverteeritakse .. e. :

IF¹ (A = 1) THEN
. +IN = "Ucc/2"
. THEN IF² (B = 1 (s.o. -IN = "Ucc")) : OUTP = 0 // 1,1 → 0 /* A,B → XOR() */
. THEN IF³ (B = 0 (s.o. -IN = "0")) : OUTP = 1 // 1,0 → 1
// same for AB swapped ??? e. sama kui A ja B ümber vahetada (mis annab XOR funktsiooni tabeli teise poole)
ENDIF¹

+ Falstad

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

---

copy - paste to [ https://www.falstad.com/circuit/circuitjs.html ] File ►Import From text...

---

$ 1 0.1 0.8031194996067259 1 5 50
151 864 272 960 272 0 2 0 5
150 960 240 1056 240 0 2 0 5
152 864 208 960 208 0 2 5 5
153 864 528 960 528 0 2 0 5
x 236 836 633 839 4 32 THE\sVARIETY\sOF\sXOR-S\s::
x 470 225 717 228 4 24 A\s⊕\sB\s\q\s(A\pB)·(A·B)\s\q¹
x 634 207 687 210 4 24 ––––
w 960 256 960 272 0
w 960 224 960 208 0
368 1056 240 1072 224 0 0
207 800 192 784 192 4 A
207 800 224 784 224 4 B
S 272 336 224 336 0 1 false 0 2
g 224 352 224 368 0
g 336 352 336 368 0
S 384 336 336 336 0 1 false 0 2
R 224 320 224 304 0 0 40 5 0 0 0.5
R 336 320 336 304 0 0 40 5 0 0 0.5
207 272 336 288 336 4 A
207 384 336 400 336 4 B
r 272 272 272 336 0 1000
r 384 272 384 336 0 1000
368 272 272 288 256 0 0
368 384 272 400 256 0 0
x 212 422 289 425 4 24 Set\sA\s↑
x 328 421 405 424 4 24 Set\sB\s↑
x 462 310 725 313 4 24 \q¹\s(A·(A·B)\p(B·(A·B))\s\q²¹
x 522 293 575 296 4 24 ––––
x 628 293 681 296 4 24 ––––
x 487 285 580 288 4 24 –––––––
x 598 285 691 288 4 24 –––––––
x 488 278 581 281 4 24 –––––––
x 597 278 690 281 4 24 –––––––
x 457 398 722 401 4 24 \q²¹\s(A·(A·B)·(B·(A·B))\s\q²²
x 624 383 677 386 4 24 ––––
x 523 382 576 385 4 24 ––––
x 490 374 583 377 4 24 –––––––
x 590 373 683 376 4 24 –––––––
x 489 364 689 367 4 24 –––––––––––––––
151 768 400 864 400 0 2 0 5
151 864 352 960 352 0 2 5 5
151 864 448 960 448 0 2 5 5
151 960 400 1056 400 0 2 0 5
w 864 368 864 400 0
w 864 432 864 400 0
w 960 352 960 384 0
w 960 448 960 416 0
w 864 464 768 464 0
w 768 416 768 464 0
w 768 384 768 336 0
w 768 336 864 336 0
368 1056 400 1072 384 0 0
207 768 336 752 336 4 A
207 768 464 752 464 4 B
x 180 500 690 503 4 24 \q¹\s(A\pB)·(A·B)\s\q\s(A\pB)·(A\pB)\s\q\s(A\pB)·(A\pB)\s\q³¹
x 287 483 300 486 4 24 –
x 313 483 326 486 4 24 –
x 288 474 301 477 4 24 –
x 312 474 325 477 4 24 –
x 283 467 336 470 4 24 ––––
x 471 485 484 488 4 24 –
x 440 485 453 488 4 24 –
x 435 469 488 472 4 24 ––––
x 434 478 487 481 4 24 ––––
x 601 484 614 487 4 24 –
x 631 483 644 486 4 24 –
x 175 565 705 568 4 24 \q³¹\s(A\pB)·(A\pB)\s\q\s(A\pB)\p(A\pB)\s\q\s(A\pB)\p(A·B)\s\q³²
x 285 542 338 545 4 24 ––––
x 286 533 339 536 4 24 ––––
x 291 549 304 552 4 24 –
x 322 549 335 552 4 24 –
x 217 542 270 545 4 24 ––––
x 218 533 271 536 4 24 ––––
x 453 540 506 543 4 24 ––––
x 486 548 499 551 4 24 –
x 458 547 471 550 4 24 –
x 375 539 428 542 4 24 ––––
x 374 532 507 535 4 24 ––––––––––
x 542 544 595 547 4 24 ––––
x 541 534 674 537 4 24 ––––––––––
153 960 560 1056 560 0 2 0 5
150 864 592 960 592 0 2 5 5
w 960 528 960 544 0
w 960 576 960 592 0
w 864 512 848 512 0
w 848 512 848 576 0
w 864 576 848 576 0
w 864 608 832 608 0
w 864 544 832 544 0
w 832 544 832 608 0
w 848 512 800 512 0
w 832 544 800 544 0
207 800 512 784 512 4 A
207 800 544 784 544 4 B
368 1056 560 1072 544 0 0
w 864 192 848 192 0
w 848 192 848 256 0
w 864 256 848 256 0
w 864 288 832 288 0
w 864 224 832 224 0
w 832 224 832 288 0
w 832 224 800 224 0
w 848 192 800 192 0
x 180 622 789 625 4 24 \q³¹\s(A\pB)·(A\pB)\s\q\sA·A\s\p\sA·B\s\p\sB·A\s\p\sB·B\s\q\sA·B\s\p\sA·B\s\q⁴¹
x 403 604 416 607 4 24 –
x 468 605 481 608 4 24 –
x 324 605 337 608 4 24 –
x 296 606 309 609 4 24 –
x 537 605 550 608 4 24 –
x 604 605 617 608 4 24 –
x 672 606 685 609 4 24 –
x 713 606 726 609 4 24 –
x 178 679 1050 682 4 24 \q⁴¹\sA·B\s\p\sA·B\s\q\sA·B\s·\sA·B\s\q\s(A\pB)·(A\pB)\s\q\sA·A\s\p\sA·B\s\p\sA·B\s\p\sB·B\s\q\sA·B\s\p


\sA·B\s\q³²
x 283 662 296 665 4 24 –
x 240 662 253 665 4 24 –
x 217 655 323 658 4 24 ––––––––
x 219 648 325 651 4 24 ––––––––
x 375 663 388 666 4 24 –
x 414 663 427 666 4 24 –
x 340 656 393 659 4 24 ––––
x 404 656 457 659 4 24 ––––
x 341 648 461 651 4 24 –––––––––
x 558 662 571 665 4 24 –
x 518 663 531 666 4 24 –
x 485 654 605 657 4 24 –––––––––
x 662 662 675 665 4 24 –
x 775 661 788 664 4 24 –
x 797 661 810 664 4 24 –
x 866 662 879 665 4 24 –
x 640 656 880 659 4 24 ––––––––––––––––––
x 974 663 987 666 4 24 –
x 1000 663 1013 666 4 24 –
x 901 657 1021 660 4 24 –––––––––
x 179 751 709 754 4 24 \q³²\s((A\pB)\pA)·((A\pB)\pB)\s\q\sA\pB\s\p\sA\s\p\sA\pB\s\p\sB\s\q³³
x 222 735 275 738 4 24 ––––
x 349 735 402 738 4 24 ––––
x 221 726 314 729 4 24 –––––––
x 339 719 432 722 4 24 –––––––
x 221 718 314 721 4 24 –––––––
x 342 727 435 730 4 24 –––––––
x 219 709 432 712 4 24 ––––––––––––––––
x 465 734 518 737 4 24 ––––
x 580 734 633 737 4 24 ––––
153 768 784 864 784 0 2 0 5
x 464 724 557 727 4 24 –––––––
x 576 724 669 727 4 24 –––––––
153 864 736 960 736 0 2 0 5
153 864 832 960 832 0 2 0 5
152 960 784 1056 784 0 2 0 5
w 864 720 768 720 0
w 768 768 768 720 0
w 768 800 768 848 0
w 864 848 768 848 0
w 864 816 864 784 0
w 864 752 864 784 0
w 960 736 960 768 0
w 960 832 960 800 0
368 1056 784 1072 768 0 0
207 768 720 752 720 4 A
207 768 848 752 848 4 B

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

Tingimuslik Kiiruste TEST ja Pass gate X(N)OR (← link on parandatud ↓ pildil puudub juhe punase täpi ja selle kohal - valge täpi vahel !!) ::

PS! :: skeem on mõnevõrra eksitav (tegin Spice'is eksperimentaalse digitaalse analoog võtme mida saab eraldi mitteinverteer ja inverteer sisendist lülitada Ch.ON = +ON AND NOT -ON viikudest) tegelikkuses on 4016/66 juhitavad ainult mitte-inverteer sisenditest -- s.t. -- et (kiiruse säilitamiseks (pass-gate'i 4016 peaks +15V toitepingel saama 100MHz-ga juhtida ja ...)) S inversiooni saamiseks kulub veel 1/2 4016-st (nagu seda on tehtud Z inversiooni tarbeks) -- e. siis -- kus juhtsignaalid asuvad võtmest paremal tuleb nad 40xx seeria juhtimiseks asendada vastavate inversioonidega (mis on saadud analoog võtmete abil)

... ja seda sümmeetriliste P N juhtsignaalidega (mitte nagu arvat.) tegelikkuses (kui 40x6 võtmete sisemised inversioonid saadakse NOT gate'idega) on kiirus piiratud nende signaali edastus viitega

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

järgneva skeemi funktsionaalsus on saavutatav palju vähema hulga juppidega

et siis mida teha XOR komparaatoriga
(hooletu lugeja jaoks -- komparaatorite lävepinged on erinevad . . . ja teisel komparaatoril muutub see veel juhtsignaali "E" muutumisel)

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

Seoses 1.2V experimentaalse TDTL katsetamisega sai üle vaadatud SN7404 ostsillaator

(u.~ 14MHz kuni alampiir mis on seatud kondensaatori C1 mahtuvusega)

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

mõned täiendused :: TL084 TL072 NE5532


.

.

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

mul on vaja teha kiire SN74(LS)192 mudel millega seoses sai üle mõõdetud virtuaalse 74 - seeria I/O ::
(puudub väljundi takistuse testi simulatsiooni pilt -- millest saadud info on aga dubleeritud sisendi testis )

,
↑
mida neilt joonistelt välja lugeda on see, et dünaamiline impedants kõigub suures vahemikus ja selle mingile mõistlikule kohale fikseerimine ei ole lihtne ...

... kuigi võrreldes andmelehega on mudeli parameetrite "suvalised" keskmised (v.a. R.inp.snk) poole väiksemad ((mida võibolla ongi mõistlik kasutada ...))

teisest küljest saab inverteerastet juhtida PM ainult maandatud sisendtakistiga (s.o. aeglaselt ... juhtida)

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

lihtsustatud I/O mudeliga K155 / SN74xxx



TULEMUS ::

• + simulatsioon on sujuvam (* kui komponent taseme mudeliga)
• + simulatsioon on mõnevõrra kiirem*
• - simulatsioon hangub LTSpice'i (optimeeritud/(üldjuhul)kiirema) "Normal" "solver'iga"
• - simulatsioon vajab päpisregulatsiooni erinevate ic'de I/O mudelitele et ta ei hanguks LTSpice'i (põhjalikuma/(üldjuhul)täpsema) "Alternate" "solver'iga"

mida ei ole katsetatud veel on SN74192 "baasloogika" optimeerimine ja sellega lisakiiruskasvu saavutamine
(mis oli alg-ülesanne aga ma tahtsin enne veenduda et simulatsioonis kasutatav SN74192 "baasloogika" on õige)

---

mida võiks siinkohal veel mainida on see et , kuigi on tegemist sünkroonse loenduriga on tal sisemise tagasiside tõttu väljund bittide vahel viited -- mis seab piiri mingil sagedusel kaskaadis olevate SN74192'-de arvule !!!

[ci139]

Vs: Simuleerimise teema (oli)SN7404 ostsillaator (ilma tuletuseta)

Paistab et '192 / '193 on "aretatud" triviaalse ülevalt-alla lahendus-meetodiga
s.t. kui ma muudaks alltoodud '193-e '92-ks on arvat tulemus sama või küllaltki lähedane andmelehe skeemile
...
--e.-- komponentide (loogika-elementide) arvu saab siin optimeerida ainult kui osa funktsionaalsust viia programmaatiliseks ...
... mille peale kulub arvatavasti parasjagu aega ja katsetamist --s.o.-- optimaalse lahenduse leidmiseks . . .

TEST (joon.1) , (joon.2) on kiiruste võrdlus "sisse-ehitatud" 1-bit RAM + semi-programmaatilise 1-bit (ilma sisend-puhvrita) RAM vahel → ilmneb et sisse-ehitatud on siiski ~u. √2 korda kiirem !

,

---

mul tuli 2 elementi rohkem kui andmelehel (PS! eelmise v. -- joon.1 -- ületäituvuse bit on '192 oma)

• Kui pingenivoodega mitte jaurata... (mis ongi vajalik ainult 74HCxxx CMOS seeria korral)
  ...on simulatsioon 3.5x kiirem kui baaselementidest T(JK)trigeritega ja I/O tasemete muundamisega
  (viimane on vajalik sest LTSpice'is ei anna loogikaelemente dünaamiliselt ümber konfigureerida)
• (joon.3) saab lugeda kokku 40 elementi kuid 4 andmesisenditel ei lähe arvesse -- seega 36 andmelehe 34 vastu

, SN74192 (lk.2)